提出适用于IEEE 754-1985标准的浮点数除法器的设计体系

本文提出了一种适用于IEEE 754-1985标准的浮点数除法器的设计体系。本文的除法器体系基于New Svoboda-Tung除法算法原理，采用基数为8的MROR (maximally redundant maximally recorded)符号数位集实现。在NST除法器中，被除数和除数都必须经过预处理。本文采用了一种预处理的硬件设计方案， 该方案的时间复杂度为一个固定的常数(不依赖于除数数位的长短)。在除法器的执行过程中，本文采用了一种MROR符号数位加法器，该加法器在进行加法或减法运算时无需设置操作符。该加法器极大地提高了除法器运算的速度。 接下来， 笔者采用VERILOG HDL设计了一个基数为8的64位除法器。仿真结果显示本文的除法器是正确的、可行的和有效的。同时，笔者也将本本论文由无忧论文网www.51lunwen.com整理提供文的除法器和其他常用的SRT除法器进行了硬件复杂度和绩效的对比。
摘要
目录
第一章：绪论
11 研究背景
12 研究意义
13 研究内容
第二章：本文除法器的设计
21 NST 除法算法理论基础
22 NST 除法器的预处理
23 本文除法器的框架
24 有效性分析
第三章：本文除法器的仿真实现
31 实现环境
32 实现结果
第四章：结束语
41 研究内容
42 本文的创新点